Viernes, Noviembre 15, 2002

La arquitectura Hyper-Threading

La microarquitectura NetBurst del procesador Pentium 4 consiste en el pipeline frontal, en el motor de ejecución Out-Of-Order, Subsistema de memoria, y el Bus.

El Pipeline frontal

El frente del pipeline es responsable por mandar instrucciones a las últimas etapas del pipe.

Como se muestra en la figura 5a, las instrucciones generalmente vienen del Execution Trace Cache (TC), que es el cache de instrucciones primario o Nivel 1 (L1). La figura 5b muestra que solamente cuando no hay un acierto en el TC la máquina toma y decodifica instrucciones desde el cache L2 integrado. Cerca del TC esta la Microcode ROM, que guarda las instrucciones decodificadas para las instrucciones IA-32 más largas y complejas.

Execution Trace Cache (TC)

El TC almacena instrucciones decodificadas, llamadas micro-operaciones o "uops." La mayoría de las instrucciones en un programa son tomadas y ejecutadas desde el TC. Dos juegos de punteros a la próxima instrucción rastrean independientemente el progreso de los dos hilos de software que se están ejecutando. Los dos procesadores lógicos arbitran el acceso al TC en cada ciclo de reloj. Si ambos procesadores lógicos quieren acceder al TC al mismo tiempo, el acceso se le otorga a uno, y luego al otro el ciclos de reloj alternos. Por ejemplo, si un ciclo es usado para tomar una línea de código para un procesador lógico, el próximo ciclo será utilizado para tomar una línea para el otro procesador lógico, siempre que ambos procesadores lógicos accedan al TC. Si un procesador lógico está sin actividad o no puede usar el TC, el otro procesador lógico puede usar la totalidad del ancho de banda del TC, en todos los ciclos. Las entradas del TC son marcadas con información del hilo y es dinámicamente asignada según se necesite. El TC es asociativo de 8-vias, y las entradas se reemplazan basándose en un algoritmo least-recently-used (LRU)(menos usado recientemente) que está basado en las 8 vías completas. La naturaleza compartida del TC permite a uno de los procesadores lógicos tener más entradas que el otro, si se necesita.

Microcode ROM

Cuando se encuentra una instrucción compleja, el TC envía un puntero de microcódigo de instrucción a la Microcode ROM. El controlador de la Microcode ROM entonces ubica las uops que se necesitan y retorna el control al TC. Dos punteros de microcódigo de instrucción se usan para controlar los flujos independientemente si ambos procesadores lógicos están ejecutando instrucciones IA-32 complejas. Ambos procesadores lógicos comparten las entradas en la Microcode ROM. El acceso a la Microcode ROM se alterna desde ambos procesadores lógicos, justo como en el TC.

Siguiente: ITLB y predicción de bifurcación.

3.06Ghz Intel Pentium 4 HT